Шины и карты расширения

♦
LA[23:17] — нефиксированные сигналы адреса, требующие защелкивания по спаду сигнала BALE. Такой способ подачи адреса позволяет сократить задержку. Кроме того, схемы дешифратора адреса памяти плат расширения начинают декодирование несколько раньше спада BALE.
♦
IRQ[10:12], IRQ[14:15] — дополнительные запросы прерываний.
♦
DRQ[5:7] — запросы 16-битных каналов DMA (положительным перепадом).
♦
DACK[5:7]# — подтверждение запросов 16-битных каналов DMA.
♦
DRQO и DACKO* — запрос и подтверждение 8-битного канала DMA, освободившегося от регенерации памяти.

6.1. Шины ISA, EISA и PC/104

151
Перечисленные ниже сигналы связаны с переключением разрядности данных.
♦
МEMCS16#(М16#)— адресуемое устройство поддерживает 16-битные обраще¬ния к памяти.
♦
IOCS16* (I/OCS16*, Ю16#) — адресуемое устройство поддерживает 16-битные обращения к портам.
К новым управляющим сигналам относятся следующие.
♦
MEMW# (MWTC#) — запись в память в любой области до 16 Мбайт.
♦
MEMR# (MRDC#) — чтение памяти в любой области до 16 Мбайт.
♦
OWS# (SRDY#, NOWS#, ENDXFR) — укорочение текущего цикла по инициативе адресованного устройства.
♦
MASTER* (MASTER 16#) — запрос от устройства, использующего 16-битный канал DMA на управление шиной. При получении подтверждения DACK [5:7] Bus-Master может захватить шину.
В шине EISA на дополнительных контактах слотов (недоступных картам ISA) располагается расширение шин данных и адреса до 32 бит, а также набор сигна¬лов, обеспечивающих передачу данных в синхронном режиме с возможностью пакетных циклов.
6.1.1. Обычная передача данных
Для передачи данных от исполнителя к задатчику предназначены циклы чте¬ния ячейки памяти или порта ввода-вывода, для передачи данных от задатчика к исполнителю — циклы записи ячейки памяти или порта ввода-вывода. В каждом цикле текущий (на время данного цикла) задатчик формирует адрес обращения и управляющие сигналы, а в циклах записи еще и данные на шине. Адресуемое устройство-исполнитель в соответствии с полученными управляющими сигнала¬ми принимает (в цикле записи) или формирует (в цикле чтения) данные. Также оно может, при необходимости, управлять длительностью цикла и разрядностью передачи. Обобщенные временные диаграммы циклов чтения или записи памяти или ввода-вывода приведены на рис. 6.2. Здесь условный сигнал CMD* изобра¬жает один из следующих сигналов:
♦
SMEMR#, MEMR# — в цикле чтения памяти;
♦
SMEMW#, MEMW# — в цикле записи памяти;
♦
IOR# — в цикле чтения порта ввода-вывода;
♦
IOW# — в цикле записи порта ввода-вывода.