Шины и карты расширения

Ускоритель узнает лишь тип и приоритет команды, результаты которой последу¬ют в данной транзакции. Какую именно команду из очереди отрабатывает порт, ускоритель определяет сам, так как именно он ставил их в очередь (ему известен порядок). Никаких тегов транзакций (как, например, в системной шине процес¬соров Р6) в интерфейсе AGP нет. Имеется только 4 независимых очереди для каж¬дого типа команд (чтение низкоприоритетное, чтение высокоприоритетное, запись низкоприоритетная, запись высокоприоритетная). Фазы исполнения команд раз¬ных очередей могут чередоваться произвольным образом; порт имеет право испол¬нять их в порядке, оптимальном с точки зрения производительности. Реальный порядок исполнения команд (чтения и записи памяти) тоже может изменяться. Однако для каждой очереди порядок выполнения всегда совпадает с порядком подачи команд (об этом знают и ускоритель, и порт).
Запросы AGP с высоким приоритетом для арбитра системной логики являют¬ся более приоритетными, чем запросы от центрального процессора и ведущих устройств шины PCI. Запросы AGP с низким приоритетом для арбитра имеют приоритет ниже, чем от процессора, но выше, чем от остальных ведущих устройств. Хотя принятый протокол никак явно не ограничивает глубину очередей, специфи¬кация AGP формально ее ограничивает до 256 запросов. На этапе конфигурирова¬ния устройства система PnP устанавливает реальное ограничение (в конфигураци¬онном регистре ускорителя) в соответствии с его возможностями и возможностями системной платы. Программы, работающие с ускорителем (исполняемые и локаль¬ным, и центральным процессорами), не должны допускать превышения числа необ-служенных команд в очереди (у них для этого имеется вся необходимая информация).

218
Глава 6. Шины и карты расширения
При передаче данных AGP управляющие сигналы, заимствованные от PCI, име¬ют почти такое же назначение, что и в PCI. Передача данных AGP в режиме 1х очень похожа на циклы PCI, но немного упрощена процедура квитирования (по¬скольку это выделенный порт и обмен выполняется только с быстрым контролле¬ром системной памяти). В режимах 2х и 4х имеется специфика стробирования.
♦
В режиме 1х данные (4 байта на AD[31:0]) фиксируются получателем по положительному перепаду каждого такта CLK, что обеспечивает пиковую пропуск¬ную способность 66,6 х 4 = 266 Мбайт/с.
♦
В режиме 2х используются стробы данных AD_STBO и AD_STB 1 для линий AD[0:15] и AD [16:31] соответственно. Стробы формируются источником дан¬ных, приемник фиксирует данные и по спаду, и по фронту строба.