Интерфейсы электронной памяти

Модули выпускаются для напряжения пита¬ния 3,3 и 5 В. Вид модулей и сочетания ключей представлены на рис. 7.13. Тол¬щина модулей с микросхемами в корпусах SOJ не превышает 9 мм, в корпусах TSOP - 4 мм.
По внутренней архитектуре модули близки к SIMM-72, но имеют удвоенную раз¬рядность и, соответственно, удвоенное количество линий CAS#. Также удвоено число сигналов разрешения записи и разрешения выходных буферов, что позво¬ляет организовывать модули в виде двух 4-байтных банков с возможностью их чередования (Bank Interleaving). Модули могут иметь разрядность 64, 72 или 80 бит, дополнительные разряды 72-битных модулей организуются либо по схеме контроля паритета (приписываясь к соответствующим байтам), либо по схеме ЕСС; 80-битные — только по схеме ЕСС.
Модули DIMM первого поколения (по IBM) были ориентированы на асинхрон¬ную память (FPM, EDO и BEDO); по архитектуре они напоминают SIMM-72. В модулях применяется параллельная идентификация — параметры быстро¬действия и объема передаются через 8 буферизованных выводов идентификации (Presence Detect pins). Модули первого поколения не получили широкого рас¬пространения, поскольку не принесли принципиальных новшеств в подсистему памяти.
Модули второго поколения отличаются тем, что позволяют использовать микро¬схемы как асинхронной (FPM и EDO), так и синхронной динамической памяти

262

Глава 7. Интерфейсы электронной'памяти

(SDRAM). Внешне они похожи на модули первого поколения, но обличаются ключом, не допускающим ошибочную установку. Унифицированное назначение выводов позволяет в одни и те же слоты устанавливать как модули DRAM; так и SDRAM. Нумерация бит данных единая для всех типов организации — конт¬рольные биты СВх имеют отдельную нумерацию, их наличие зависит от организации (паритет, ЕСС-72, ЕСС-80).

Рис. 7.13. Модули DIMM: а — вид модуля DIMM-168, б — ключи для модулей первого поколения, в — ключи для модулей второго поколения, г — вид модуля DIMM-184
Модули с любой организацией используют побайтное распределение информа¬ционных бит по сигналам CASx# (табл. 7.11), распределение контрольных бит представлено в табл. 7.12. Младший бит адреса приходит по одной линии на все микросхемы модуля. Сигналы управления модулей SDRAM значительно отлича¬ются от модулей DRAM. Исполняемая операция SDRAM определяется сигнала* ми RAS#, CAS# и WE#, синхронизируемыми по фронту соответствующих сигна¬лов СКх. Назначение сигналов модулей приведено в табл. 7.13, назначение выводов модулей DRAM — в табл. 7.14, SDRAM — в табл.