Интерфейсы электронной памяти

7.3). Все сигналы стробируются по положительному перепаду синхроимпульсов, ком¬бинация управляющих сигналов в каждом такте кодирует определенную коман¬ду. С помощью этих команд организуется та же последовательность внутренних сигналов RAS и CAS, которая рассматривалась и для памяти FPM.

7.1. Динамическая память

241

Таблица 7.3. Назначение сигналов в микросхемах SDRAM

Сигнал
CLK СКЕ
CS#
RAS#, CAS#, WE#
BSD, BS1 или BAD, BA1
А[0:12]
DQx DQM
Vss,VOD VSSQI VDDQ

I/O
I/O

Назначение
Clock Input—синхронизация, действует по положительному перепаду
Clock Enable — разрешение синхронизации (высоким уровнем). Низкий
уровень переводит микросхему в режим Power Down, Suspend или Self
Refresh
Chip Select — разрешение декодирования команд (низким уровнем).
При высоком уровне новые команды не декодируются, но выполнение
начатых продолжается
Row Address Strobe, Column Address Strobe, Write Enable — сигналы,
определяющие операцию (код команды)
Bank Selects или Bank Address — выбор банка, к которому адресуется
команда
Address — мультиплексированная шина адреса. В циклах Bank Activate
определяют адрес строки. В циклах Read/Write линии А[0:9] и А11 задают
адрес столбца. Линия А10 в циклах Read/Write включает режим
автопредзаряда (при А10=1), в цикле Precharge A10=1 задает предзаряд
всех банков (независимо от BSO, BS1)
Data Input/Output — двунаправленные линии данных
Data Mask — маскирование данных. В цикле чтения высокий уровень переводит шину данных в высокоимпедансное состояние (действует через 2 такта). В цикле записи высокий уровень запрещает запись текущих данных, низкий — разрешает (действует без задержки)
Общий провод и питание ядра
Общий провод и питание выходных буферов. Изолированы от питания ядра для снижения помех

Данные для первой передачи пакета записи устанавливаются вместе с командой WR. Данные для остальных передач пакета передаются в следующих тактах. Пер¬вые данные пакета чтения появляются на шине через определенное количество тактов после команды. Это число, называемое CAS Latency (CL), определяется временем доступа ТСАС и тактовой частотой. Остальные данные пакета выдаются в последующих тактах. Временные диаграммы работы SDRAM приведены на рис. 7.6. Здесь показана команда записи WR, за которой следует команда чтения RD из той же страницы, предварительно открытой командой ACT. Далее страница за¬крывается командой PRE. Длина пакета 2, CL - 3.
Регенерация (цикл CBR с внутренним счетчиком адреса регенерируемой строки) выполняется по команде REF, которую можно вводить только при состоянии по¬коя (idle) всех банков.