Интерфейсы электронной памяти

Время цикла внутри страницы уменьша¬ется, повышая производительность в страничном режиме на 40 %.

Рис. 7.3. Страничный режим считывания EDO DRAM (HPM)
Установка EDO DRAM вместо стандартной памяти в неприспособленные для этого системы может вызвать конфликты выходных буферов устройств, разделяющих с памятью общую шину данных. Скорее всего, этот конфликт возникнет с сосед¬ним банком памяти при чередовании банков. Для отключения выходных буферов EDO-памяти внутри страничного цикла обычно используют сигнал WE#, не вызы¬вающий записи во время неактивной фазы CAS# (рис. 7.4, кривая а). По окончании цикла буферы отключаются лишь по снятию сигнала RAS# (рис. 7.4, кривая б).

Рис. 7.4. Управление выходным буфером EDO DRAM

240

Глава 7. Интерфейсы электронной памяти

Из принципиального различия в работе выходных буферов следует, что в одном банке не стоит смешивать EDO и стандартные модули. EDO-модули поддержи¬ваются не всеми чипсетами и системными платами (в большей мере это относит¬ся к системным платам для процессоров 486).
В памяти BEDO DRAM (Burst EDO) кроме регистра-защелки выходных дан¬ных, стробируемого теперь по фронту импульса CAS#, содержится еще и внут¬ренний счетчик адреса колонок для пакетного цикла. Это позволяет выставлять адрес колонки только в начале пакетного цикла (рис. 7.5), а во 2-й, 3-й и 4-й пе¬редачах импульсы CAS# только запрашивают очередные данные. В результате удлинения конвейера выходные данные как бы отстают на один такт сигнала CAS#, зато следующие данные появляются без тактов ожидания процессора, чем обеспечивается лучший цикл чтения. Задержка появления первых данных па¬кетного цикла окупается повышенной частотой приема последующих. BEDO-память применяется в модулях SIMM-72 и DIMM, но поддерживается далеко не всеми чипсетами.

Рис. 7.5. Страничный режим считывания BEDO DRAM
Вышеперечисленные типы памяти являются асинхронными по отношению к такти¬рованию системной шины компьютера. Это означает, что все процессы иниции¬руются только импульсами RAS# и CAS#, а завершаются через какой-то опреде¬ленный (для данных микросхем) интервал. На время этих процессоров шина памяти оказывается занятой, причем в основном ожиданием данных.
7.1.2. Синхронная память — SDRAM и DDR SDRAM
Микросхемы синхронной динамической памяти SDRAM (Synchronous DRAM) представляет собой конвейеризированные устройства. По составу сигналов интер¬фейс SDRAM близок к обычной динамической памяти: кроме входов синхрони¬зации здесь есть мультиплексированная шина адреса, линии RAS#, CAS#, WE# (разрешение записи) и CS# (выбор микросхемы) и линии данных (табл.