КОМПЬЮТЕРНОЕ ЖЕЛЕЗО
HARDWARE FOR PC

Интерфейсы электронной памяти


Память DDR SDRAM представляет собой дальнейшее развитие SDRAM. Как и следует из названия (Dual Data Rate — удвоенная скорость данных), у микро¬схем DDR SDRAM данные внутри пакета передаются с удвоенной скоростью — они переключаются по обоим фронтам синхроимпульсов (рис. 7.7). На частоте 100 МГц DDR SDRAM имеет пиковую производительность 200 Мбит/с на вывод, что в составе 8-байтных модулей DIMM дает производительность 1600 Мбайт/с. На высоких тактовых частотах (100 МГц) двойная синхронизация предъявляет очень высокие требования к точности временных диаграмм. Для повышения точ¬ности синхронизации предпринят ряд мер.

Сигнал синхронизации микросхемы подается в дифференциальной форме по
двум линиям CLK и CLK# (Differential clock inputs). Это позволяет снизить
влияние смещения уровней на точность определения момента синхрониза¬
ции — дифференциальный приемник срабатывает в момент равенства уровней напряжения.

Для синхронизации данных в интерфейс введен новый двунаправленный стро-
бирующий сигнал DQS. Стробы генерируются источником данных: при опера¬циях чтения DQS генерируется микросхемой памяти, при записи — контрол¬лером памяти (чипсетом). При чтении фронты и спады этого сигнала точно центруются в моменты смены данных, приемник должен стробировать дан¬ные с небольшой задержкой относительно переключений DQS. При записи фронты и спады центруются точно посередине окна действительности данных и масок DQM.

Для синхронизации DQS с системной тактовой частотой (CLK) микросхемы имеют встроенные схемы DLL (Delay Locked Loop) для автоподстройки задерж¬ки сигнала DQS относительно CLK. Эта схема работает наподобие фазовой ав¬топодстройки и способна выполнять синхронизацию (обеспечивать совпаде¬ние фронтов DOS и CLK) лишь в некотором ограниченном диапазоне частот синхронизации.
Есть микросхемы DDR SDRAM с возможностью отключения схем DLL; для это¬го они имеют дополнительный расширенный регистр режима. Отключение DLL необходимо при снижении тактовой частоты (в целях энергосбережения). При отключенной схеме DLL стробы DQS не привязаны к синхросигналу CLK, и у раз¬ных микросхем, работающих в одной системе, они будут иметь разные частоты.
В отличие от обычных микросхем SDRAM, у которых данные для записи переда¬ются одновременно с командой, в DDR SDRAM данные для записи (и маски DQM) подаются с задержкой на один такт (write latency). Значение CAS Latency может быть и дробным (CL = 2, 2,5, 3).
В перспективе ожидается появление микросхемы DDR-II SDRAM, в которой обмен будет на четырехкратной частоте синхронизации.

Hosted by uCoz