Интерфейсы электронной памяти

Микросхемы SDRAM оптимизированы для пакетной передачи. У них при иници¬ализации программируется длина пакета (burst length=l, 2, 4, 8 элементов), поря¬док адресов в пакете (wrap mode: interleave/linear — чередующийся/линейный) и операционный режим. Пакетный режим может включаться как для всех опера¬ций (normal), так и только для чтения (Multiple Burst with Single Write). Этот выбор позволяет оптимизировать память для работы либо с WB, либо с WT-кэшем.

242

Глава 7. Интерфейсы электронной памяти

Обратим внимание, что внутренний счетчик адреса работает по модулю, равному запрограммированной длине пакетного цикла (например, при burst length=4 он не позволяет перейти границу обычного четырехэлементного пакетного цикла).


Рис. 7.6. Временные диаграммы пакетных циклов SDRAM: А и В — данные для записи по адресу RO/CO и RO/CO+1, С и D — данные, считанные по адресу RO/C1 и RO/C1 +1
Пакетные циклы могут прерываться (принудительно завершаться) последующи¬ми командами. При этом оставшиеся адреса отбрасываются, и прерывающий па¬кет будет иметь полную длину (если его самого не прервут).
В команде Wri te имеется возможность блокирования записи данных любого эле¬мента пакета — для этого достаточно в его такте установить высокий уровень сигна¬ла DQM. Этот же сигнал используется и для перевода в высокоимпедансное состо¬яния буферов данных при операции чтения.
Микросхемы SDRAM имеют средства энергосбережения, для управления ими используется вход разрешения синхронизации СКЕ.
В режиме саморегенерации (Self Refresh) микросхемы периодически выполняют циклы регенерации по внутреннему таймеру и не реагируют на внешние сигналы, поэтому внешняя синхронизация может быть остановлена.
Режимы пониженного потребления (Power Down Mode) устанавливаются при пе¬реводе СКЕ в низкий уровень командой NOP или INHBT. В этих режимах микросхе¬ма не воспринимает команд. Поскольку в данных режимах регенерация не выпол¬няется, длительность пребывания в них ограничена периодом регенерации.
Если во время выполнения команды чтения или записи установить CKE=L, то микросхема перейдет в режим Clock Suspend Mode, в котором «замораживается» внутренняя синхронизация (нет продвижения данных) и не воспринимаются но¬вые команды.

7.1. Динамическая память

243

Для памяти SDRAM ключевыми параметрами являются:
♦
допустимая тактовая частота;
♦
CL (Cas Latency) — число скрытых тактов (2 или 3);
♦
TRCD — задержка RAS-CAS, выраженная в тактах (2 или 3);
♦
TRP — время предварительного заряда RAS;
♦
TRC — минимальное время цикла обращений к строкам одного банка;
♦
ТАС — время задержки появления данных на выходе относительно фронта син¬
хросигнала.